CDR/PLL 中的loopfilter 疑问及请教

focclas · 发表于 2019-1-4 15:08:14

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各位大大，

上图为我们所熟悉的Loop filter, 其函式小弟也懂。

但是小弟在部分看到loop filter的接法如上图，他们会把锁频回路的电路接在电阻下方，请问这的目的是什么？有什么好处吗？
函式是否还是一样呢？ matlab模拟要怎么跑呢？
小弟找了很多论文，都没有解释为何这么做。
恳请各位大大指教

远上寒杉 · 发表于 2019-1-4 16:29:09

FLL中VCO是增益單元，環路中不需要加額外的零點。

C1上的電壓值基本上就決定了VCO的輸出頻率。

C1比C2要大得多，這樣帶寬大，充的快。

favali · 发表于 2019-1-5 18:26:48

FLL frequency-locked loop在这里应该是起到牵引作用，比如PLL的频率牵引窗口如果比较窄，FLL可以起到coarse tuning的作用。但是双环系统都有竞争的问题，所以FLL的环路增益必须在锁定状态下远小于PLL，这样PLL才能在接近锁定点的时候开始主导VCO频率和相位。

focclas · 发表于 2019-1-8 15:39:02

谢谢大大们的回复，可是我还是有些疑惑，我再把问题整理一下

上图为一般上我们所知道的PLL架构及其loop filter function，这些通常课本上都找得到。

可是像这种dual loop的架构，请问我们要怎么做loop分析呢？因为他是两个电流分别注入到loop filter。
请问这种要怎么跑loop analysis? 其loop filter 的function为何？

上图为我用matlab跑的单一loop PLL behavioral 模拟。

恳请大大们指教

kanchiam · 发表于 2019-1-14 17:37:56

這應該不是PLL，應該是CDRdual loop CDR
以下資訊可能會有錯..很久沒做了
dual loop 兩個loop不是同時開的.....先FLL->lock->PLL

lizhengxuan · 发表于 2020-6-17 11:28:53

favali 发表于 2019-1-5 18:26
FLL frequency-locked loop在这里应该是起到牵引作用，比如PLL的频率牵引窗口如果比较窄，FLL可以起到coars ...

学习了！谢谢请问下这种接法等效的FL与PL中的带宽不同吗？谢谢！

lzmzn · 发表于 2021-11-8 17:21:21

怎么设计cmos的环路滤波器

pig · 发表于 2023-10-9 17:50:36

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