关于DC综合的一个小小的疑问

吴静生

对于一个要综合的module，有三个clk1，clk2，clk3，有30个input，设置set_input_delay时，能不能这么设置：set_input_delay  -max 5 -clock clk1 [all_inputs]
set_input_delay  -min 2 -clock clk1 [all_inputs]
set_input_delay  -max 5 -clock clk2 [all_inputs]
set_input_delay  -min 2 -clock clk2 [all_inputs]
set_input_delay  -max 5 -clock clk3 [all_inputs]
set_input_delay  -min 2 -clock clk2 [all_inputs]
还是必须要对clk相关的引脚挨个约束：
set_input_delay  -max 5 -clock clk1 [input1_clk1]
set_input_delay  -max 5 -clock clk1 [input2_clk1]
set_input_delay  -max 5 -clock clk1 [input3_clk1]
......

set_input_delay  -max 5 -clock clk3 [input1_clk3]
set_input_delay  -max 5 -clock clk3 [input2_clk3]
set_input_delay  -max 5 -clock clk3 [input3_clk3]


?????

snq31418

input_delay应该根据实际电路中的timing path进行设置，对存在的timing path使用命令进行设置。

七点班车

open DC and try