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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 使用 Makefile+VCS+Verdi 做个简单的 Test Bench
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楼主: yoof2000

[原创] 使用 Makefile+VCS+Verdi 做个简单的 Test Bench

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fish-lx
发表于 2023-7-10 15:11:04 | 显示全部楼层
kankan
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CW_98
发表于 2023-7-19 09:50:32 | 显示全部楼层
谢谢
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Sagacitysparks
发表于 2023-7-20 10:54:33 | 显示全部楼层
感谢楼主！
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User0797
发表于 2023-7-20 14:10:51 | 显示全部楼层
感谢分享
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Surmullet
发表于 2023-7-20 16:37:26 | 显示全部楼层
让我看看
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huatiantian
发表于 2023-7-21 10:19:44 | 显示全部楼层
kankan
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huatiantian
发表于 2023-7-21 10:21:12 | 显示全部楼层
kankan
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zbh5550
发表于 2023-7-24 09:42:26 | 显示全部楼层
kankan
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Json
发表于 2023-7-24 11:12:29 | 显示全部楼层
学习学习
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Json
发表于 2023-7-24 11:13:32 | 显示全部楼层
学习学习
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