如何提高DFT测试时shift clock的频率

kewangic · 发表于 2018-11-13 23:10:37

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如何提高DFT测试时shift clock的频率, shift clock 频率几十MHz，为什么不能够提高到最低function clock 频率？？ shift clock 频率向上提高的瓶颈是什么？？各位大神给解答下谢谢

fangwang85 · 发表于 2018-11-15 08:26:13

跟帖同问，dft的clock时钟周期默认是100ns，不知道可不可以修改，上限是多少？

elone · 发表于 2018-11-15 14:24:07

你可以改吧, 但是测试机能不能做到就很难说了. 片外时钟还有那么长路径送到dut上, 10M不算慢了

kewangic · 发表于 2018-11-16 10:11:30

找到2个原因以及解决办法：1.PAD到EDT的edt_channel path 比较长限制了shift clock的频率提升，解决办法:加pipeline
2.power ，IR drop signoff 标准的限制，解决办法：使用多个shift clock ，错沿进行toggle

xworld2008 · 发表于 2018-11-16 14:31:02

许多ate 机台支持的频率只到10M，低端的连10M都不支持

fangwang85 · 发表于 2018-11-16 14:38:20

回复 3# elone

你好，请教下，那是不是说，保守点定义，test clock只能定义成周期100ns，上升沿45，下降沿55，strobe是40啊。

elone · 发表于 2018-11-16 16:42:50

回复 4# kewangic

这都是片内的解决办法吧. 片外从机台到dut就不是自己可控的

elone · 发表于 2018-11-16 16:49:49

回复 elone

你好，请教下，那是不是说，保守点定义，test clock只能定义成周期100ns，上升沿45， ...
fangwang85 发表于 2018-11-16 14:38

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这几个值只是synopsys dft工具的默认值, 可以按实际机台特性去改, 找到脚本变量位置自己改

总在阳光下发呆 · 发表于 2018-11-22 22:09:57

dft compiler时设置的默认值为100ns，在dc中重新set test_default_period的值就可以了。至于外部的ATE，目前的主流ATE都可以提供100M以上的时钟。

fangwang85 · 发表于 2018-11-23 08:39:41

回复 9# 总在阳光下发呆

请教下，现在的ATE最高频率能支持到多少啊？我看有的设计中，测试时钟周期改成了50ns

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[讨论] 如何提高DFT测试时shift clock的频率