设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › GeSi工艺LVS改错求助
返回列表 发新帖
查看: 2716|回复: 2

[讨论] GeSi工艺LVS改错求助

[复制链接]
发表于 2018-9-4 19:27:17 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

×
errors2.bmp errors1.bmp
回复

使用道具 举报

蒋帅
发表于 2018-9-5 14:42:20 | 显示全部楼层
貌似这个器件m=2，你少接了一个gate
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

level90
发表于 2018-9-10 14:01:05 | 显示全部楼层
结果看下面那个显示“多余”的管子如果跟上面那个m=1的管子是一样的话。应该接一起。就是相同的Gate S/D接法
回复 支持 反对

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-10 06:49 , Processed in 0.064798 second(s), 10 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表