nc verilog仿真时出现死循环

冰馨若颜 · 发表于 2018-8-30 12:04:00

死锁情况可以综合吗

gaurson · 发表于 2018-8-30 14:55:11

估计不是代码问题吧，很可能是环境激励的问题。如果环境和DUT都是verilog，可以试试楼上的综合方法。最好的办法就是同学说的，在环境代码里面加断点或者打印信息来判断最后死在哪一个进程下了。至于单步调试，需要看资料咯，这个是最好的方法，但需要学习。

冰馨若颜 · 发表于 2018-8-30 16:11:08

回复 12# gaurson

设置断点是要做什么到了死循环的那个点再设还能行吗

半机器蔡 · 发表于 2018-8-30 16:19:40

回复 13# 冰馨若颜

楼主的问题本人遇到过一次，原因好像是某一个forever进程中没给@(posedge clk)之类的让仿真时间前进的语句，结果仿真时间不往前走了；
当时用的是questa（抱歉不是nc），开启questa gui界面以后，直接让仿真全速进行，一般这个时候仿真就会在挂死的地方出不来，点击stop之后就能看到具体挂死在哪个地方