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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › IEEE 1800-2017 - IEEE Standard for SystemVerilog
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楼主: dahuwei_

[资料] IEEE 1800-2017 - IEEE Standard for SystemVerilog

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annhool
发表于 2018-9-13 14:03:24 | 显示全部楼层
thanks for sharing
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islandboyesan
发表于 2018-9-13 14:27:02 | 显示全部楼层
thankyou
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hg7230688
发表于 2018-9-14 00:20:07 | 显示全部楼层
正在找这个，多谢
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shiboqiwp
发表于 2018-9-17 19:12:57 | 显示全部楼层
回复 1# dahuwei_


   谢谢分享
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reptilian99
发表于 2018-9-17 19:17:16 | 显示全部楼层
Interesting
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reptilian99
发表于 2018-9-17 19:18:29 | 显示全部楼层
Thank you
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reptilian99
发表于 2018-9-17 19:35:38 | 显示全部楼层
More interesting texts
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zpwang
发表于 2018-9-18 16:25:21 | 显示全部楼层
谢谢分享!
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cwbcylcxy
发表于 2018-10-8 14:49:55 | 显示全部楼层
非常感谢，thanks
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mww917
发表于 2018-10-10 23:14:08 | 显示全部楼层
感谢感谢。找了好半天啊。
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