怎么把Virtuoso上的layout版图导入ICC中作为macro

蔡斗

我现在Virtuoso上有一个A单元的layout，这个layout用到了一些标准单元和MOS管。我想把它导入到ICC中去作为另一个design的一个macro单元，请问应该如何操作？

我查了下论坛上的相关帖子，有一种方法好像是从Virtuoso上先导出这个A单元的LEF，然后再import到ICC中。
所以我按照这个思路导出了A单元的LEF和DEF，我发现ICC中只能导入DEF的同时导入LEF（如图） ，就把DEF导入到之前建的milkway里了。建立这个milkway时，-mw_reference_library包括了标准单元和IO的library，但是我发现导入A单元的DEF后，milkway中新生成了2个CELL，这2个CELL确实是组成A单元的CELL，但是我用open_design打开这两个CELL后发现（如图）， ，这是没导入成功吗？我这个导入操作是不是类似于用LEF转milkway的操作？
问题2是：如果A单元的DEF/LEF导入成功了，我怎么把它作为一个macro用到另一个design中？是要在那个design的网表中加入对应的module吗？ICC能不能像在Virtuoso中那样直接把这个macro单元insert进design的整体版图中？


我刚学后端，可能描述得不是很清楚，希望各位前辈指正！回答时也请稍微详细点！

蔡斗

已解决！！
1.从virtuoso导出gds版图；
2.把gds版图导入abstract提取lef，对应的流程在论坛中有；
3.把lef导入Milkyway，要lef in2次才会生成完整的FRAM和CEL；
4.导入ICC的verilog代码中声明了对应macro，read_verilog,link.

798456547

你好，想问一下版图生成lef，物理库导入ICC后，就算verilog里面有声明，icc还会报unresolve reference的错误，导致没办法布局布线，这个怎么办呀

zekezang

   

798456547 发表于 2020-10-13 16:16
你好，想问一下版图生成lef，物理库导入ICC后，就算verilog里面有声明，icc还会报unresolve reference的错 ...

如果解决了，希望老哥帮忙解惑一下

Cribug2022

   

798456547 发表于 2020-10-13 16:16
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你们有什么解决方法吗？