systemVerilog中interface参数使用的问题

wangjun403

interface定义如下

   

        

            
1. interface dut_bfm #
   
2. (
   
3.     parameter WIDTH = 32
   
4. );
   
5.     logic                               clk;
   
6.     logic                               resetn;
   
7.     //.......
   
8. endinterface:
           

   

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class中使用

   

        

            
1. class dut_drive;
   
2.     virtual dut_bfm bfm;
   
3.     // code
   
4. endclass
   
5. 
           

   

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顶层文件中使用如下

   

        

            
1. dut_bfm #
   
2. (
   
3.     .WIDTH (4)
   
4. )
   
5. dut_bfm_i();
   
6. 
   
7. dut_drive dut_drive_h;
   
8. 
   
9. 
           

   

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modelsim就报错了
Virtual interface resolution cannot find a matching instance for 'virtual dut_bfm'

我就想在顶层例化interface的时候可以改变参数，语法上应该怎么完成

gaurson

还需要有一个connect操作，把顶层的实体和class里面例化的虚结构对应起来，或者用uvm的config机制。在env里面来是现在这个操作。

wangjun403

回复 2# gaurson


    还没有学uvm

gaurson

那就看前半句。