.18换到90nm，面积能缩小到%多少？

istart_2002 · 发表于 2018-3-19 16:28:19

本帖最后由 istart_2002 于 2018-3-19 19:51 编辑

模拟的模块，从.18的工艺换到90nm，面积能缩小到百分之多少呢？

wind2000sp3 · 发表于 2018-3-20 11:23:55

这要看应用的情况，看你模拟的模块如果是power类型的，那我觉得Size没啥优化空间；如果是ADC、PLL的话好好后仿一下估计能节省不少，但是不会像数字一样是严格的平方关系，我觉得最多也就是线性关系吧。

从此以后01 · 发表于 2018-3-22 09:56:13

缩小不了多少

nanke · 发表于 2018-3-22 15:27:32

减小不了多少。从以下方面考虑吧
(1)mismatch是面积瓶颈的，先进工艺匹配肯定更好，面积只能降一点点
(2)速度是面积瓶颈的，高速电路，由于寄生电容减小，所需MOS管W/L降低，面积大大减小，甚至可能超过平方关系
(3)开环增益/阻抗是面积瓶颈的，普通电流镜换成cascode结构能减小面积，不换结构面积不变
(4)电源电压，电源电压限制了MOS管最小L
(5)低速数字电路，平方
(6)PAD，不变？mini PAD?

kanchiam · 发表于 2018-3-23 14:08:08

如果是純analog circuit
是減不了什麼面積的
op和很多analog circuit是講gm Rout and matching
後兩者都是用面積換來的
pll更是難，因為pll的電容就佔了6~7成，跟製程無關

powerboy711 · 发表于 2018-3-23 21:57:31

还是能缩小一些的，线宽和间距都变小了，布局可以更紧凑。缩小30%以上还是可以的，具体看工艺变化对功率管缩小多少，pad如果按0.8mil的bonding线，最小面积做，也能有效缩减面积。

122013137 · 发表于 2018-3-24 23:57:27

面积能缩小到百分之

semico_ljj · 发表于 2018-3-26 15:20:41

回复 1# istart_2002

可以减小20%~50%吧大致！

istart_2002 · 发表于 2018-3-29 17:25:53

回复 istart_2002

可以减小20%~50%吧大致！
semico_ljj 发表于 2018-3-26 15:20

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20%和50%差在哪呢？

kanchiam · 发表于 2018-3-30 08:42:51

如果是serdes還有機會20%
其它電路真的很難
有10~20%就不錯了
以量產的角度來看
類比電路除了一些high speed circuit
全部都是利用io device來設計
這種元件不會隨製程進步而進步
如果硬要用core device來設計也行
光是考慮先進製程的LOD等其它效應
面積不減反增

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