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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Systemverilog最新标准 IEEE Std 1800-2017 发布

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楼主: coyboy912

[资料] Systemverilog最新标准 IEEE Std 1800-2017 发布

发表于 2021-11-27 21:22:46 | 显示全部楼层

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发表于 2021-12-9 09:36:15 | 显示全部楼层

thanks

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发表于 2021-12-16 13:30:48 | 显示全部楼层

多谢

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发表于 2022-1-22 16:50:54 | 显示全部楼层

感谢楼主分享

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发表于 2022-4-6 14:19:47 | 显示全部楼层

正需要

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发表于 2022-7-19 11:46:32 | 显示全部楼层

谢谢分享

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发表于 2022-8-1 22:09:31 | 显示全部楼层

xia zai xue xi le

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发表于 2022-12-14 21:08:05 | 显示全部楼层

ganxie

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发表于 2023-1-12 14:37:59 | 显示全部楼层

谢谢。正好是需要的

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发表于 2023-3-1 10:46:42 | 显示全部楼层

非常感谢

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