设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 通信IC设计及开源通信算法 › 发基本信号处理的asic设计指导

1 2 3 4 5 678 9 / 9 页下一页

返回列表发新帖

楼主: gy83129698

[原创] 发基本信号处理的asic设计指导

发表于 2020-4-24 09:23:32 | 显示全部楼层

thanks for sharing

回复支持反对

使用道具举报

发表于 2020-5-12 08:52:29 | 显示全部楼层

做个记号，下次攒了钱来下

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2020-5-12 11:25:47 | 显示全部楼层

good book.

回复支持反对

使用道具举报

发表于 2020-5-12 12:31:35 | 显示全部楼层

帖后跳转到最后一页

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2020-5-25 22:26:17 | 显示全部楼层

thanks for sharing

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2020-6-13 09:59:38 | 显示全部楼层

赞成

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2020-8-10 18:06:00 | 显示全部楼层

先谢谢了

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2020-8-19 13:16:25 | 显示全部楼层

thanks for sharing

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2020-12-4 14:31:17 | 显示全部楼层

有没有verilog版本的？vhdl看起来很费劲

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2020-12-4 19:00:36 | 显示全部楼层

谢谢楼主分享

回复支持反对

使用道具举报

1 2 3 4 5 678 9 / 9 页下一页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-7-18 12:02 , Processed in 0.151002 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表