synplify如何保持reg名字不变

河源皮 · 发表于 2017-12-28 10:46:16

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使用synplify综合，定义为reg的变量，名字总是变化。比如：
reg cntr;

第一次综合这个寄存器可能是 cntr_1
第二次综合这个寄存器可能是 cntr_3

请问怎么保持每次综合出来的寄存器名字一样呢？

tezhong · 发表于 2017-12-28 11:37:15

帮顶，也对这个问题有兴趣。

vitohong · 发表于 2017-12-28 16:40:49

precision的話可以這樣設定
/* synthesis preserve_signal = 1 */
放在hdl裏頭

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[讨论] synplify如何保持reg名字不变