关于spi cpol 和 cpha 四种模式

谁枫而飘

回复 10# 小稀


   spi的速率是很低的，以一个高频去采样他的边沿，同时采样数据

hyperpicc

回复 9# 小稀


我推想了一下, 這可能是您的問題所在: 作爲Slave, 當最後一個SCK收到bit後, 所有的數據都在移位寄存器裡, 但仍差了一拍把這筆data寫入FIFO. 我的理解正確嗎?
假如是如此, 可能會建議你把移位寄存器, 在 "操作" 上當成FIFO的一部分. 實際上的作法可能類似如下:
1. 假如FIFO內有資料, 取完FIFO後的資料之後, 再讀shift register
2. 假如FIFO內無資料, 直接讀shift register.
3. 假設FIFO深度為N, 那麼最大容許的讀取量應該是N+1

小稀

回复 12# hyperpicc


   虽然不太理解你说的那三点的意思 不过我也从你的建议想出了解决办法我利用第八个sck 本来这个时钟是用来接收第八个bit的  我直接用这个时钟来写数
数据用寄存器和master来的数据拼接写进ram里面

接下来可能就是fifo controller 的问题了
异步的fifo 每次来一个写脉冲后
写count会默认加一
然后controller会用写时钟拍一下  然后再把这个寄存的count转换成格雷码 等待读时钟来取数 判断rempty信号
问题又来了
我上面是在第八个sck造出一个脉冲写fifo 数据是在脉冲后的上升沿写到ram里面 这时候已经没有了sck (就是写时钟)controller寄存新的count
就因为controller没有寄存下最后这一个新count
导致地址没加
所以最后的一个byte的数据读出来是不对的

Captain_Rail

   

hyperpicc 发表于 2017-12-15 13:29
1. 實作SPI Master/Slave最基礎的方式是, 有一個內部的clock; 作為Master的時候, SCK是由這個clock除頻而得 ...

大佬好，有个问题不太理解，SPI slave使用内部clock sample输入的SCK来进行发送数据这种方式，为什么最快的SPI频率可以是内部clock的一半？内部clock同步边沿就不要三个周期吧，而且还要给master采样MISO预留时间，大佬有时间帮忙解答下疑问