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anothermomo · 发表于 2017-6-16 13:19:44

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set_location_assignment 是什么意思？
另外，我连这种定义都不明白，应该先看什么资料呢？下的资料很多，不知道先看什么。
希望牛人能指点一二

殷工 · 发表于 2017-6-16 14:31:13

这是约束的语法，指定引脚位置。建议你从基本的知识学起。包括：基本verilog语法，FPGA约束，仿真等

anothermomo · 发表于 2017-6-19 14:07:13

回复 2# 殷工

谢谢，Verilog大学学过，基本语法应该没问题。现在应该是看约束方面的知识，是吗？

2740710202 · 发表于 2017-6-19 14:36:00

你是在做综合？找后端的板块看把，那有很多文档啊

anothermomo · 发表于 2017-6-19 17:48:35

回复 4# 2740710202
您好，您是指IC后端吗？

殷工 · 发表于 2017-6-19 18:21:07

回复 3# anothermomo

只会verilog语法是远远不够的，你可试着做些项目，深入的理解，代码的意思，时序等

anothermomo · 发表于 2017-6-20 10:34:42

回复 6# 殷工

好的，谢谢~

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