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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › AES内核的SystemVerilog实现
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查看: 2247|回复: 4

[原创] AES内核的SystemVerilog实现

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ajzcr
发表于 2017-3-30 22:03:42 | 显示全部楼层 |阅读模式

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https://github.com/zhouchuanrui/AESinSV

小弟实现的AES内核, 有需要的可以下来看看, 能加个星啥的就更好了.
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babikambing
发表于 2017-4-2 21:08:31 | 显示全部楼层
回复 1# ajzcr


       thanks
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tracybetty
发表于 2017-5-29 10:33:25 | 显示全部楼层
谢谢  学习下  不错
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tracybetty
发表于 2017-6-4 12:44:56 | 显示全部楼层
不错的东西  支持下
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pangpzi
发表于 2019-7-11 14:32:20 | 显示全部楼层
看看去
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