ESD问题——IO电位比电源电位高时ESD的设计

z77

求助：芯片VCC为3.3V，其中一个IO的输出信号为4.5V到2.1V的近似方波。
这种情况下，按一般ESD结构，该IO处有一个二极管形式的PMOS到VCC，一个二极管形式的NMOS到GND。
问题是：PMOS的G,S,B都接在VCC上，为3.3V，D接在IO上，为5V到2.1V，这种情况下，PMOS不能可靠关断，会产生漏电流。
请问，这种情况下的ESD应该怎么设计？谢谢。

myota

Marcel J. M. Pelgrom and E. Carel Dijkmans, "A 3/5 V Compatible I/O Buffer", IEEE JSSC, VOL. 30, NO. 7, 1995

kongliuer

提示下：用两个二极管~

memcad

回复 1# z77

floating nwell, nwell电位通过一个电压选择器由io和vccio的最高者提供。

andyjackcao

   

求助：芯片VCC为3.3V，其中一个IO的输出信号为4.5V到2.1V的近似方波。
这种情况下，按一般ESD结构，该IO处 ...
z77 发表于 2017/3/16 22:13

                               
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    只对GND做ESD设计

Juneje

Thanks for your sharing

z77

回复 2# myota


   谢谢，看过论文豁然开朗

goran

thanks, good

baby_fairy

Thanks  

refunok

回复 7# z77

能分享一下这篇论文吗？