在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
楼主: steeven_lee

[求助] 这样计算累加是否合理?always后面必须跟wire?

[复制链接]
发表于 2017-2-9 13:53:25 | 显示全部楼层
回复 9# steeven_lee


   
   给你推荐一本书,对学习FPGA设计很有好处。当然,得有一定的基础。  《高级FPGA设计-结构、实现和优化》 机械工业出版社。
 楼主| 发表于 2017-2-19 19:12:30 | 显示全部楼层



非常感谢,一定买来拜读!
另外请教verilog有没有一些开源IP网站,可以看看成熟的verilog怎么写?

再次感谢!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-7 05:59 , Processed in 0.098706 second(s), 5 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表