用FPGA实现简单的UDP/IP通信

ywt8888 · 发表于 2017-2-21 18:39:14

不客气，RMII就是MII接口的简化版吧，这个应该是PHY和MAC之间的接口，和本设计内容应该是没有关系的。MII接口和RMII接口本身区别也不大，这个找点资料应该就能弄明白。代码的话，我晚些时候发给你~~~

xingguol · 发表于 2017-2-23 11:30:06

回复 1# dogbear2245

楼主能否发我一份，学习学习！邮箱：xingguol@126.com
谢谢

gufeng0615 · 发表于 2017-2-28 09:31:46

楼主能给我发一份吗，1922552526@qq.com谢谢啦

gang0924 · 发表于 2017-2-28 21:49:23

不错网络实验可以使用

zheng_zeyu · 发表于 2017-2-28 22:28:32

楼主，你好！感谢你的无私分享.
我现在用的modelsim10.1c，编绎了xilinx的库。
你代码中好像用到了altera的库，请问如何仿真，将用到altera库的模块替换成xilinx相应的模块可以吗？
dcfifo，altsyncram这两个模块，谢谢

zheng_zeyu · 发表于 2017-2-28 22:30:50

dcfifo在xilinx容易找到替换模块，altsyncram好像是个同步模块，不知道用什么替换，谢谢

dogbear2245 · 发表于 2017-3-1 17:16:01

楼主，你好！感谢你的无私分享.
我现在用的modelsim10.1c，编绎了xilinx的库。
你代码中好像用到了altera ...
zheng_zeyu 发表于 2017-2-28 22:28

登录/注册后可看大图

两个办法：
1）modelsim编译一下altera仿真库，如果你仅仅只是仿真的话。
2）用xilinx IP重新生成RAM，并修改源代码以适配。
推荐使用2），毕竟脱离器件谈工程不合适，2种方法都不是很麻烦。

zheng_zeyu · 发表于 2017-3-1 20:10:20

感谢楼主的回答。
altsyncram这个模块应该也是altera专用的。

yhmwjmm · 发表于 2017-3-2 10:34:30

谢谢分享

wsc@ · 发表于 2017-3-2 19:35:00

希望发一份学习一下，谢谢!
2464897003@qq.com

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