关于verilog中$signed疑惑

xxrw2007 · 发表于 2016-10-11 09:56:26

回复 9# daneast

翻了一下书，自己无知了，一直以为补码也有两个0.

daneast · 发表于 2016-10-11 14:27:00

回复 11# xxrw2007

所以要多多交流嘛

eggcar · 发表于 2016-10-28 16:33:13

$signed影响的是不同位数的数做运算的时候的符号位扩展，比如8'b0000_0011 + 4'b1111，如果是有符号运算，低位数的操作数会向左边填充它的最高位数字直至填满8位变成8'b1111_1111再跟8'b0000_0011相加，保证填充后的运算结果符合预期。如果不加$signed描述，默认无符号运算左边填充全0

tiennguyen · 发表于 2019-1-30 13:40:19

thanks

鱼尾山屋 · 发表于 2021-8-28 19:57:11

eggcar 发表于 2016-10-28 16:33
$signed影响的是不同位数的数做运算的时候的符号位扩展，比如8'b0000_0011 + 4'b1111，如果是有符号运算， ...

这个解释带我的老师也这么说过，很通透

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