300M随路时钟，输出并行数据

zixuan1982 · 发表于 2016-9-28 09:40:48

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300M随路时钟，输出并行数据，在FPGA 输出时，有什么好的处理办法吗？送给FPGA外的芯片!谢谢大家

董小三 · 发表于 2016-9-28 10:25:19

加output delay约束，把时钟延放在数据中间。

pinuo_cao124 · 发表于 2016-9-28 10:27:46

帮顶~~~~~~~~~~~~~~~

richardxingxing · 发表于 2016-9-28 10:43:38

做输出时钟的时候，加些相位可调节的逻辑，或者用DCM来调

zixuan1982 · 发表于 2016-9-29 08:50:24

回复 4# richardxingxing
en,加了一个PLL,用来调整相位，但是还是不是特别好

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