synplify 综合dw fifo报错

masure · 发表于 2016-6-14 19:46:31

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Hi，各位大牛我用synplify_premier_dp（2015.03 SP1）综合designware的fifo ip；

采用的方式是：
设置implementation options -> Design Compiler Installation Location（设置DC的安装地址）

但是，综合的时候，发现报error
@I::/eda/synopsys/DC/2012.06-SP5/dw/fpga_ip/dw_foundation/dw_verilog.v
@E: Error in encrypted block
@E: Verilog compiler failed

请教各位大牛，应该如何解决啊？

masure · 发表于 2016-6-15 17:17:47

自己顶一下。

masaka_xlw · 发表于 2016-6-18 05:25:57

这是encrypted IP，你得指定一个top module。比如makefile 里加上 -top your_sim_top \

雕刻时光721 · 发表于 2018-5-5 11:49:06

哥们，你这个问题最后怎么解决的？

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[求助] synplify 综合dw fifo报错

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