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楼主: vegh

[求助] FPGA ModelSim loading design时错误

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vegh
 楼主| 发表于 2016-5-8 19:52:38 | 显示全部楼层
回复 20# jemmyplus


  借你吉言，能能进步快点。我也是初学FPGA，小菜鸟一只。这个就在特权同学基础上修改的逻辑分析仪，试过采函数发生器（0-3.3）的电平信号，采不到电平信号。用100m采1m存储器组是256位的。一直低电平，有点懵。传的就是源代码.
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