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[求助] 怎样从layout提取verilog网表（纯数字）？

发表于 2016-4-13 15:26:16 | 显示全部楼层 |阅读模式

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我尝试从.sp文件自己改一个。小规模的还可以但规模一大就比较耗时间。有没有简单点的方法还有就是有没有从layout中提取时序文件的方法。谢谢

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