xilinx FPGA有专门的延时BUF吗？怎么用synplify综合

从这一刻信仰

比如某一个信号(不是时钟）想让其延时10ns，在前仿真时调用自己建的延时基本单元（1ns，调用10次），用synplify综合时怎么办？怎么样才能不被优化掉？

从这一刻信仰

急求，急求

Lerxi

用syn_keep导语，加在延时单元输出的那根线上。