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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog HDL应用程序设计实例精讲

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楼主: 菜鸟要飞

[资料] Verilog HDL应用程序设计实例精讲

发表于 2022-9-19 08:17:55 | 显示全部楼层

无法解压！！

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瑄瑄瑄瑄瑄

发表于 2022-11-5 20:22:27 | 显示全部楼层

谢谢

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发表于 2023-2-21 15:56:35 | 显示全部楼层

谢谢楼主，入门FPGA正需要

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发表于 2023-2-22 11:55:45 | 显示全部楼层

Thanks!!!

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爱吃清江鱼

发表于 2023-3-4 10:46:58 | 显示全部楼层

顶一下，插个眼

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发表于 2023-3-22 14:13:06 | 显示全部楼层

先下了，再看

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发表于 2023-6-21 22:57:18 | 显示全部楼层

考古学习

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发表于 2023-6-28 01:27:49 来自手机 | 显示全部楼层

感谢，好人一生平安

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环渤海总指挥

发表于 2023-7-2 09:08:12 | 显示全部楼层

谢谢分享！

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发表于 2023-9-8 10:50:24 | 显示全部楼层

为什么part2和part3解压失败啊

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