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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 共享书籍:101 条 Verilog 和 SystemVerilog 设计陷阱 ...
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楼主: yangwenguan

[原创] 共享书籍:101 条 Verilog 和 SystemVerilog 设计陷阱

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发表于 2018-12-31 20:54:56 | 显示全部楼层
HAVE A LOOK! tKS A LOT
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发表于 2019-1-12 15:33:16 | 显示全部楼层
回复 1# yangwenguan
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发表于 2019-1-21 19:34:50 | 显示全部楼层
非常感谢！！！
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发表于 2019-1-29 12:26:10 | 显示全部楼层
谢谢分享
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发表于 2019-1-29 17:49:21 | 显示全部楼层
thanks for sharing
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发表于 2019-1-30 08:47:41 | 显示全部楼层
谢谢分享有用
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zzq81
发表于 2019-1-30 21:44:58 | 显示全部楼层
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发表于 2019-2-11 15:46:42 | 显示全部楼层
EmacsEmacs
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发表于 2019-2-11 15:58:35 | 显示全部楼层
回复 1# yangwenguan


   学习，群主是个好人，技术大牛啊
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yybush
发表于 2019-2-11 18:19:27 | 显示全部楼层
谢谢楼主，正需要呢
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