这段时间用VerilogA对流水线ADC进行了建模，信号不能很好的还原，求教原因。

黑夜106 · 发表于 2015-10-15 19:28:10

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VerilogA对流水线ADC进行了建模，运算放大器不是理想的，对量化出的数字信号进行还原，这里我使用的是1.5bit的级联

黑夜106 · 发表于 2015-10-15 19:29:26

真是不知道从何下手去找错误

nanke · 发表于 2015-11-18 21:09:01

最近需要一个来数模混仿，真烦恼，

xiaowenrun · 发表于 2017-9-27 17:00:44

我在将ADC的转换信号用理想DAC进行还原的时候也遇到了问题，因为ADC的输出是比较一次改变一位，所以DAC的结果也是只有最后一段时间的结构才是ADC的最终转换结果。要怎么改DAC的代码让我很烦恼。

不负时光 · 发表于 2020-9-29 09:14:57

楼主代码能不能和小弟分享一下

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[原创] 这段时间用VerilogA对流水线ADC进行了建模，信号不能很好的还原，求教原因。