13-bit pipelined ADC研制成功

lifule

一种13-bit 5MSPS pipelined ADC芯片研制成功了.
目前的测试结果是:
输入信号频率 fi = 2.401MHz
采样率 fs = 2MHz
测试结果是:
INL < +-0.5 LSB
DNL < +-0.25 LSB
SNDR =74 dB
ENOB = 12 bit
SFDR > 80 dBc
最低工作电压 2.5V
包括片上基准和参考电压电路的功耗 < 25mW

后面马上要开始测5M采样率下的性能,估计问题不大。

不知道这种测试结果在国内属于什么水平?

microuser

楼主好厉害！！ 恭喜了！！
想问个问题，你的第一级采样保持中 采样电容多大啊！

pol_sky

LZ你太有才了!

lifule

第一级采样电容用的是2pF

zhanweisu27

还不错了

国内10bit 40MSPS的pipeline见过几个

12bit有

14bit以上的好像只见国外的？？

24bit 几M的delta-sigma也有

zhanweisu27

原来是TH的Li啊

久仰久仰

有关这个写好发表的论文么？？

拿来学习学习啊

[ 本帖最后由 zhanweisu27 于 2007-5-24 09:52 编辑 ]

vdslafe

哈哈，赤裸裸的show off 贴啊

alasliu

congratuation!!!

microuser

谢谢楼主，原来是楼主是 TH的li大侠阿！读过你的paper,久仰！！我还是你本科的师弟呢，嗬嗬 攀个关系先！
有几个疑惑的地方，请li大侠指点一下。
输入信号频率 fi = 2.401MHz
采样率 fs = 2MHzasic;ic;fpga;cpld;嵌入式;单片机;mpu;mcu;asi;dsp;arm;mips2hN"jA[.^s
测试结果是:
-INL < +-0.5 LSB
DNL < +-0.25 LSBwww.eetop.cn0R1m_rB
SNDR =74 dB国内最顶级的开发者论坛---FPGA|ASIC|DSP|ARM|MCU|电子电路|嵌入式|开发设计H0h!~Y%J&_I([
ENOB = 12 bit
SFDR > 80 dBc
1.  在undersample的条件下 就可以取得这么好的 信噪比，那么在奈奎斯特采样下不是会更好？
2. 你的INL DNL的数据太好了都相当于14bit精度了，可是采样电容才2p，好像不太可能做到把！
3. 功耗<25mW ,我在ADI的网站上察看了他们的pipeline ADC 14比特 1M 以上的功耗都在200mW以上，而且与你的性能指标相差很大啊！
4. 你的pipeline性能这么好，都采用了什么比较新的技术呢？
我的mail是: mircrouser@163.com
期盼你的回复！谢谢！！

cyyss

gong

   

原帖由 microuser 于 2007-5-24 22:23 发表
谢谢楼主，原来是楼主是 TH的li大侠阿！读过你的paper,久仰！！我还是你本科的师弟呢，嗬嗬 攀个关系先！
有几个疑惑的地方，请li大侠指点一下。
输入信号频率 fi = 2.401MHz
采样率 fs = 2MHzasic;ic;fpga; ...

功耗确实比较小，这种校正技术还是很有发展潜力的，不知道速度能做到多大。：》