可综合I2C从机verilog模型

yinzhuxia · 发表于 2020-5-27 17:42:35

谢谢分享

yuxueqiu123 · 发表于 2020-6-17 15:29:58

status在SCL负沿采start_flag,而start_flag被SCL变低所清。请问这里status的时序如何保证没问题？

risccpu · 发表于 2021-1-8 13:59:14

good reference.

rockyyinfaji · 发表于 2021-1-24 15:05:46

Thanks

JingKe · 发表于 2021-3-9 15:59:42

谢谢分享

jeffej · 发表于 2021-4-24 20:15:05

very good for i2c

lichen867 · 发表于 2021-7-11 20:54:31

quantumdot 发表于 2016-3-30 19:50
回复 7# chrisdy

拜读大神的代码。很佩服，非常感谢！

mythvicky · 发表于 2021-8-5 20:56:37

谢谢分享

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