xilinx对输入信号延时

574920045

xilinx的spartan6如何对一个输入时钟信号进行ns级或者更低的延时？因为我在使用selectIo的时候，采样的帧时钟与我对采样数据的串并转换后的数据不对齐，导致数据锁存出错，我将采样的帧时钟延时和的数据对其锁存。不知道有没有其他的做法！

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有没有朋友指导一下方法啊！

haitaox

1.idelay可以调整延时，每个step是几十ps
2.可以使用动态相位调整技术，idelay自动调整

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回复 3# haitaox


    我也尝试着加ideley，但是不知道为什么加上会报错，应该是用idelay模块的原语对输入信号进行延时吧，具体的不太会用！

haitaox

回复 4# 574920045


    xilinx 的select io ip核有示例程序

574920045

回复 5# haitaox


    大师，我现在的问题就在使用模块的时候，串行进入的数据的顺序是不定的，可能进入ISERDES的数据是从串行8位数据中的任何一位，而我从采样过来的数据是从d0,d1,d2....d7,这样的数据，数据是有序的。所以我每次使用的时候，锁存都不一定正确，我如何做能使从串行进来的第一个数据就是d0呢？或者能有什么方法使得我数据从不对齐变对齐呢？然而我现在苦恼的就是没有判定对齐的条件。

rocketqq

回复 6# 574920045


   你传输数据的时候加一个字节帧头，iserdes输出并行的数据，紧接着做一个帧同步，找帧头，去掉，后面应该就是d0。不麻烦。

rocketqq

iodelay 以及 iserdes怎么用，可查user guide，讲得很清楚，我只做过virtex5和7的，没做过spartan的，差别应该不大。

haitaox

   

回复  haitaox


    大师，我现在的问题就在使用模块的时候，串行进入的数据的顺序是不定的，可能进入 ...
574920045 发表于 2015-8-10 16:18

                               
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你好，你说的问题是字边界调整的问题。xilinx的select io有字边界调整的功能，就是bitslip信号，该信号有效一次，字边界就调整一次。
首先输入的信号要有同步字才可以，一般来说，串行输入的数据，应该都会有同步字。

574920045

回复 9# haitaox


    嗯，谢谢您，是这样的，可以通过bitslip来调节同步，你说的同步字就是发送一个固定的序列将ISERDES输出做同步，但是我现在的串行数据是从ADC采样过来的，难道需要我的ADC发送一个固定的同步序列来训练同步吗？这样需要设置ADC的输出值，这个需要设置一个固定值比较困难吧！有没有同步检测的方法呢！因为我ADC过来的只有串行数据，位时钟，帧时钟。能否从帧时钟考虑判断需要同步的条件能？因为帧时钟输出和串行数据是对齐的！我现在了解的方法就是ADC发送同步数据，完成同步之后，才能正常采样。