PLL中LC VCO的输入控制电压抖动很大?

windwithgone · 发表于 2015-6-15 12:30:39

诸位好，我最近仿真了一个CPPLL，锁定时VCO输入控制电压抖动很大，有十几个mV（以2倍的VCO的输出频率振荡），故可以确定是从VCO那耦合过来的。请教各位有没有什么办法能减小抖动？

lwjee · 发表于 2015-6-15 12:30:40

论坛里有很多次问这个问题了。这不是个问题。outp肯定会通过Cap耦合到vc上，Vc那里也有个Cap，outp在两个cap的分压就是ripple。

chenximing · 发表于 2015-6-15 12:49:04

怎么耦合？投片了？

windwithgone · 发表于 2015-6-15 13:14:57

回复 2# chenximing
是这样的，如图，当outp和outn以W0振荡时，会导致Vctrl以2W0振荡（即LC VCO的输出会耦合到输入端）。我的问题是如何减小Vctrl的抖动？

siyo · 发表于 2015-6-15 16:38:15

高频抖动没关系吧,估计是电源地上的电感引起的,多并2个

windwithgone · 发表于 2015-6-15 18:45:00

回复 4# siyo
你好，能不能说详细点？还有就是十几个mV会不会太大？

icuser_zhul · 发表于 2017-5-4 15:07:58

回复 6# windwithgone

请问后面该问题是如何解决的

wh891206 · 发表于 2019-12-12 14:16:27

lwjee 发表于 2015-6-15 12:30
论坛里有很多次问这个问题了。这不是个问题。outp肯定会通过Cap耦合到vc上，Vc那里也有个Cap，outp在两个ca ...

你好，想请教一下，这样耦合过去的电压抖动，要不要最终换算到spur呢？
还是vco用veriloga模型搭好，仿真的时候看带veriloga模型情况的vc抖动，求spur

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