关于source synchronous interfaces的output约束的一点问题

jiazhang

source synchronous interfaces



如上图，The requirement is that each bit of DATAQ can only change in the specified
window 2ns prior to the clock rising edge and up to 1ns after the clock rising
edge

这个和之前的不太一样，之前都是定义在时钟沿附近一段时间数据要稳定，现在是在时钟沿附近数据可以变化；

(1) 请问这个该如何理解呢？ 看source synchronous interfaces 也是看的我一头雾水


(2) 而且这种source synchronous interfaces 也经常设置setup的multi cycle为0，hold的multi cycle为-1，这个又如何理解呢？