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[求助] Library Compiler 问题求教

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发表于 2015-6-6 10:58:26 | 显示全部楼层 |阅读模式

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本帖最后由 273191241 于 2015-6-6 11:00 编辑

原始verilog库文件格式:
module(Y,A1,A2)
output Y;
input A1,A2;
自己使用ncx新建了一个单元后,使用lc提取出来之后:
module(A1,A2,Y)
output Y;
input A1,A2;
lc命令为:
read_lib typical_ncx.lib
set veriloglib_enable true
set veriloglib_output_dir ./verilog
write_lib -format verilog typical_ncx  
问题:是否可以通过参数设置使lc提取出来的module括号内端口顺序和原始库一致,谢谢!!!
发表于 2015-6-8 09:57:44 | 显示全部楼层
没关系吧, verilog不计较这个的
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 楼主| 发表于 2015-6-14 16:31:34 | 显示全部楼层
回复 2# icfbicfb
谢谢版主回复,NC提网表的时候把端口映射关系勾上就能避免这个问题了
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发表于 2017-10-29 16:06:09 | 显示全部楼层
楼主,我用lc提取verilog时 为什么它提示 verilog format是无效的呢
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