设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 分享大师的作品——SystemVerilog for Verification(3rd ...
123
返回列表 发新帖
楼主: jamesning

[资料] 分享大师的作品——SystemVerilog for Verification(3rd) 作者——Chris Spear

[复制链接]
raojp
发表于 2019-12-2 16:25:47 | 显示全部楼层
谢谢楼主分享！
回复 支持 反对

举报

luhuafeng7900
发表于 2024-10-6 21:30:23 | 显示全部楼层
很好 学习了  谢谢
回复 支持 反对

举报

skahill
发表于 2024-10-8 13:54:33 | 显示全部楼层
Many thanks
回复 支持 反对

举报

zhb9103
发表于 2025-1-30 18:59:16 | 显示全部楼层
Thanks
回复 支持 反对

举报

发表于 2025-4-26 11:18:00 | 显示全部楼层
感谢分享
回复 支持 反对

举报

123
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-24 13:36 , Processed in 0.064141 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表