verilog导入cadence无法生成symbol，小女子在此谢过了

holmos · 发表于 2024-11-26 14:44:46

谢谢楼主

Ecooq · 发表于 2025-2-28 16:27:24

hustjzr 发表于 2021-12-23 15:49
通过inport-verilog，导入综合后.v得到的电路图

为什么我显示有些模块没有例化？导入不进去啊

超级人机 · 发表于 2025-3-11 17:48:16

Ecooq 发表于 2025-2-28 16:27
为什么我显示有些模块没有例化？导入不进去啊

请问怎么导入verilog文件综合生成电路呢

超级人机 · 发表于 2025-3-11 17:49:14

hustjzr 发表于 2021-12-23 15:49
通过inport-verilog，导入综合后.v得到的电路图

请问怎么导入verilog文件综合生成电路呢

Ecooq · 发表于 2025-3-11 18:57:58

超级人机发表于 2025-3-11 17:49
请问怎么导入verilog文件综合生成电路呢

试过了，不行呢。可以详细讲讲吗

Ecooq · 发表于 2025-3-14 11:08:41

LZ问题解决了吗？方便透漏一下吗

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[求助] verilog导入cadence无法生成symbol，小女子在此谢过了