FPGA连续数据包的缓存设计，大婶们来讨论下？

glace12123

类似PCIe、SRIO等等高速总线，从core里出来后，都是某标准接口，一包接一包的数据，往往需要自己去解析数据并产后继操作，但我感觉极限情况下（背靠背的数据包）缓存很容易溢出，问问大神们都是怎么设计缓存的？ 单RAM？单FIFO？ 乒乓RAM？乒乓FIFO？ 是先缓存后解析，还是先解析后缓存，或者直接解析数据分发到各级子模块的缓存？ 各有什么优势？小弟主要想学习下！  我想这是一个比较有价值的话题，围观各位大神的小板凳会很多的~~~~

acgoal

为什么不用反压呢，如果IP本身数据处理不过来的话，完全可以反压core。当然，我不是很清楚这里你指的core是什么，如果是NOC或者system bus过来的数据的话，可以用反压来保证自己不会溢出。

wgej1987

都可以啊，看具体需求的啊，还有就是钱的问题。