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查看: 3071|回复: 1

[讨论] xilinx viterbi时序图

发表于 2015-1-24 15:15:38 | 显示全部楼层 |阅读模式

悬赏2资产未解决

xilinx viterbi译码器IP核，译码后数据总是有8个数据没有输出，求解时序图。datasheet的时序图太粗糙了

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云淡风轻_nuc

发表于 2015-9-22 11:00:11 | 显示全部楼层

怎么看不见你的图？你的问题最后解决了没？

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