Verilog代码自动生成

chinahhucai · 发表于 2014-12-16 20:57:42

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请问各位大牛，在一些IC设计公司，在进行IC设计过程中，使用自己的设计语言规范对硬件进行设计，然后采用自己开发的工具，将所编写的语言转换为verilog 代码呢？多谢多谢

bird2 · 发表于 2014-12-16 22:58:57

回复 1# chinahhucai

楼主的汉语语法有待提高

chinahhucai · 发表于 2014-12-17 08:11:04

是这样的，有没有这样一种情况，在IC设计过程中，公司自己开发了一种描述硬件的语言，同时也开发了该硬件描述语言的解析软件，在公司内部进行硬件设计时，均采用公司内部的硬件描述语言来进行设计，然后采用内部的解析软件，将其转换为verilog 代码。最近看到一些代码，在头文件中提示“该文件由XX工具产生”，所以有些疑惑。

worenimamai · 发表于 2014-12-20 10:11:35

回复 3# chinahhucai

那是IDE

johnli330 · 发表于 2014-12-24 13:29:09

有些画电路图工具，比如viewdraw， ecs等有一个转化为verilog的选项，这些在转换的文件头处，就会显示软件的信息。或者会用一些编程语言比如perl等，产生一个verilog框架，有档头说明，有接口说明等。

llcai · 发表于 2014-12-24 15:56:52

回复 3# chinahhucai
是这样的，这样做的目的是为了节省不必要的代码量，我们只需要关注逻辑设计和时序设计，其他的工作交给工具来解析.包括模块间的互连以及一些信号的定义。这个不难，自己也可以写个小脚本来偷懒。

winnerwei · 发表于 2015-1-24 02:22:58

是的，例如synopsys的asip

lingzi520 · 发表于 2015-6-10 10:30:43

有些通用的代码可以这样搞

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