设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › SystemVerilog Assertion

1 2 345 6 7 / 7 页下一页

返回列表发新帖

楼主: gentlepig

SystemVerilog Assertion

发表于 2008-5-16 21:55:20 | 显示全部楼层

不错的东西

回复支持反对

发表于 2008-6-17 14:36:41 | 显示全部楼层

好好好好好好好

回复支持反对

发表于 2008-6-17 14:43:12 | 显示全部楼层

assertion 确实是好东西，谢拉

回复支持反对

发表于 2008-6-26 00:41:03 | 显示全部楼层

Great! Thanks a lot!

回复支持反对

发表于 2008-6-26 09:39:24 | 显示全部楼层

3q

回复支持反对

发表于 2008-6-26 09:41:31 | 显示全部楼层

qqqqqqqqqqqq

回复支持反对

发表于 2008-6-26 09:47:16 | 显示全部楼层

ding!

回复支持反对

发表于 2008-7-7 14:10:08 | 显示全部楼层

thanks you very much

回复支持反对

发表于 2008-7-9 01:16:44 | 显示全部楼层

看一看

回复支持反对

发表于 2008-7-16 15:20:42 | 显示全部楼层

楼主也不介绍一下就收钱

回复支持反对

1 2 345 6 7 / 7 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-14 19:14 , Processed in 0.064502 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表