《UVM实战》24小时问答

geff · 发表于 2016-10-17 09:50:24

十分感谢

chensong0007 · 发表于 2016-10-17 10:02:16

回复 335# juzhimin

并不是所有类的实例化都在build中实现的，应该是基本上所有组件，一般来说从uvm_component扩展出来的类。在验证平台中是永久存在的，比如sequencer就是的，而sequence只是从object扩展出来的类，它和sequencer相当于枪和子弹的关系，枪永远存在，子弹打完就没了。所以sequence在哪里例化，是看需求的，随时可以例化。

lx2116 · 发表于 2016-10-24 17:43:47

回复 1# doogo

请问学习UVM之前需要掌握哪些知识呢？System verilog是必须的，那么OVM、VMM等等是否都需要先学习？

mazifa · 发表于 2016-10-28 20:19:47

谢谢分享

gengbao · 发表于 2016-10-31 19:02:06

顶顶顶

tottildh · 发表于 2016-11-2 11:11:15

谢谢分享

mdj1992 · 发表于 2016-11-24 12:50:11

doogo:
你好，我想请问一下，按照书上2.2.1的例子，编译完之后产生simv文件，运行./simv，为什么仿真时间时0，没有data is drived 输出呢？是我运行的方式不对么？谢谢

Cliff_GU · 发表于 2016-11-28 18:17:51

非常感谢能提供下载地址学习学习么

qinzhanao · 发表于 2016-12-7 14:51:22

作者您好，
我利用UVM中的后门访问操作进行寄存器配置，再调用了write命令后并没有把值写入寄存器，然而返回的st是UVM_IS_OK。请教这个是为什么呢？

徐忠 · 发表于 2016-12-14 13:57:59

希望早点出卷2

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