上拉的信号如何仿真？

fgm1982 · 发表于 2014-8-21 17:18:10

您需要登录才可以下载或查看，没有账号？注册

×

bench A测试DUT B;接口为双向三态信号d_inout。A输出三态，d_inout信号被上拉成1，B输入为1，当B检测到输入为1时，输出低电平，实际电路是可行的，但是仿真时如何输出上拉三态信号？如何平台直接输出1，则会出现不定态，大家是如何解决的？

orlye · 发表于 2014-8-21 20:33:53

Verilog 里有pullup和pulldown关键字啊

danielran · 发表于 2014-8-22 14:48:57

顶贴只为下载，喔喔呵呵

账号		自动登录	找回密码
密码			注册

[求助] 上拉的信号如何仿真？