DC check_timing 报告 end_points are not constrained for maximum delay

GloriaMoran · 发表于 2023-10-27 15:56:51

请问你咋解决的呀qaq

虾兵 · 发表于 2024-1-24 15:34:24

前面好几个人提到了是时钟的问题，我实际也遇到过。
我通过向前追踪报告给出warning的信号，发现是一些寄存器的时钟没有在SDC中约束，create_generated_clock后warning消失。

handsomeli · 发表于 2024-1-30 10:10:10

max、min delay是时钟约束到了hier pin上了的问题

IC牛马 · 发表于 2024-11-7 15:15:12

遇到了同样的问题，报的后面是next_state，检查你的verilog吧，这个链接说明了具体原因，讲的很清楚，完美解决，https://sharing-icdesign-experience.blogspot.com/2014/05/，至于后面没有next_state的，检查约束的时钟定义和set delay的语法。

IC牛马 · 发表于 2024-11-7 15:18:04

IC牛马发表于 2024-11-7 15:15
遇到了同样的问题，报的后面是next_state，检查你的verilog吧，这个链接说明了具体原因，讲的很清楚，完美 ...

对了这个链接得科学冲浪才能访问

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