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查看: 2547|回复: 3

[求助] 请教如何用verilog实现一个对除数无限制的除法器

发表于 2014-8-9 22:38:43 | 显示全部楼层 |阅读模式

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最近做一个模块要算信噪比，但是不知如何实现一个可综合的除法器，算信号能量和噪声能量之商。请教各位大神。

如何, 信噪比

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发表于 2014-8-10 16:41:19 | 显示全部楼层

我觉得可以看一些关于除法器的书籍，无非是移位什么的，判断符号的，但是要做到高效，还是有点技术含量的哦

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楼主| 发表于 2014-8-10 21:07:27 | 显示全部楼层

回复 2# shafei

看样子做除法器是很复杂的事情啊~

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发表于 2014-8-28 16:58:09 | 显示全部楼层

呵呵位数不大的话可以用RAM 地址是除数被除数数据是算好的商

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