与 VDD 无关，且 Duty 为 98% 以上的 Clock ??

shaq · 发表于 2014-6-21 15:20:01

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我现在有个 1MHz with Duty of 50% 的clock 信号，

如何设计与VDD 无关，且Duty 为98% 以上的电路？

有人有这方面的经验或相关论文的探讨吗？

jiang_shuguo · 发表于 2014-6-21 20:08:37

一个delay就完事了

shaq · 发表于 2014-6-21 22:34:38

回复 2# jiang_shuguo

请问有何种架构的delay 与VDD 无关？

愿闻其详

Jeecoun · 发表于 2014-6-22 02:24:30

回复 3# shaq

看你在不在乎noise，用个current source，把电流恒定了，delay也就是电流和电容的关系了。

jiang_shuguo · 发表于 2014-6-23 09:02:24

回复 3# shaq

你需要基准，电流源，和C

jiang_shuguo · 发表于 2014-6-23 09:05:33

20ns 就算与电源无关，也变化蛮大的。

mikeppq · 发表于 2014-6-23 10:49:11

delay + xor

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