cic插值滤波器归一化增益需不需要在verilog代码中体现

hanxiong99 · 发表于 2014-5-31 20:00:11

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请教各位前辈，在做cic插值滤波器时，进行归一化增益，这个在VERILOG实现时需不需要做代码中体现呢？

如果不需要那把增益归一化到0dB的目的是什么呢？

fox2738 · 发表于 2014-11-28 01:05:31

归一化就是为了使滤波器的增益为1,吧

gygyg · 发表于 2014-11-28 10:20:59

最后一级截位处理

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