DC时序出现违规，应该从哪里修改？

小沫鸭梨大 · 发表于 2014-5-21 09:46:12

回复 9# wang09123

我是把scl当做时钟来做的，能说具体点吗，约束哪里有问题了？

Timme · 发表于 2014-5-21 23:11:49

回复 Timme

不好意思啊，我贴出的是自己已经修改过的约束条件，现在时序没违规了，但是还是有min ...
小沫鸭梨大发表于 2014-5-21 08:44

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min cap违规不用管。

其实从DC开始学习STA很容易误入歧途，因为DC里没有时钟路径。个人比较推荐从FPGA综合工具Quartus的Timequest入门STA，因为有很好的图形界面，有时钟路径，自带MultiCorner和OCV......比较容易让你读懂时序报告。

小沫鸭梨大 · 发表于 2014-5-22 09:11:30

回复 12# Timme

学习了！多谢呀！

ustcxiaojiu · 发表于 2016-1-25 17:05:09

回复 4# 小沫鸭梨大

感谢分享~~~~~~~

huhu1 · 发表于 2021-9-13 16:15:29

学习了

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