PLL锁定问题

filterlife · 发表于 2014-4-28 11:54:22

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本帖最后由 filterlife 于 2014-4-29 15:34 编辑

pllPLL锁定问题

rong00i8 · 发表于 2014-4-28 12:42:09

show your cpump current pulse

lwjee · 发表于 2014-4-28 13:02:14

开始VCO是不是没起震

filterlife · 发表于 2014-4-28 14:41:30

VCO在10ns时完全振起来了，我写verilogA时把PFD和CP写到一个模块里了，Iup和Idn的波形没有仿真，各位前辈还有什么可能造成VC波形是这样的呢？？

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