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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 静态时序分析与逻辑设计（不看后悔）

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楼主: yydlovefyh

[资料] 静态时序分析与逻辑设计（不看后悔）

发表于 2021-1-13 21:11:20 | 显示全部楼层

:):):):)

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发表于 2022-2-21 14:34:28 | 显示全部楼层

谢谢lz分享

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发表于 2022-2-21 14:58:21 来自手机 | 显示全部楼层

Fghjjioo

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发表于 2022-2-22 17:12:20 | 显示全部楼层

thank you for sharing

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发表于 2022-2-23 20:04:18 | 显示全部楼层

正在学

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发表于 2022-2-27 13:01:00 | 显示全部楼层

好东西

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发表于 2022-3-1 09:52:27 | 显示全部楼层

thanks a lot

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发表于 2022-3-1 14:17:02 | 显示全部楼层

多谢多谢

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发表于 2022-3-10 14:06:10 | 显示全部楼层

老东西，没新意

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发表于 2022-3-14 13:10:30 | 显示全部楼层

thanks

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