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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › RTL Design Style Guide for Verilog HDL

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楼主: winever

[资料] RTL Design Style Guide for Verilog HDL

发表于 2019-11-12 15:32:02 | 显示全部楼层

参考学习一下

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发表于 2020-5-11 09:34:24 | 显示全部楼层

非常不错的参考资料，值得大家去研究和学习。

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发表于 2020-5-13 15:58:21 | 显示全部楼层

资料是不是已经有人发过了

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发表于 2020-5-14 08:35:58 | 显示全部楼层

感谢楼主分享资料

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发表于 2020-5-29 16:49:28 | 显示全部楼层

Thanks

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发表于 2020-12-3 10:00:51 | 显示全部楼层

谢谢~~

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发表于 2021-9-11 15:25:54 | 显示全部楼层

谢谢楼主

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发表于 2022-4-30 16:48:54 | 显示全部楼层

谢谢分享

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发表于 2022-6-18 08:17:30 | 显示全部楼层

thank

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发表于 2022-8-3 16:36:57 | 显示全部楼层

这个资料好像别人已经上传过了

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